طراحی و شبیه سازی سنتز کننده ی فرکانسی تمام دیجیتال با کارایی بالا

سنتز کننده فرکانسی تمام دیجیتال برای رنج فرکانسی 3.4-4.1ghz برای استاندارهای ieee802.11y با استفاده از تکنولوژی 180nm-rfcmos در سطح ترانزیستوری طراحی و شبیه سازی گردید. برای بلوک مبدل زمان به دیجیتال از روش ورنیر و شکل دهی نویز مرتبه ی اول استفاده شده است. در این ساختار جدید، از اسیلاتورgro برای افزایش وضوح این بلوک و کاهش نویز فاز وارده در اثر نویز کوانتیزاسیون به طیف فرکانسی خروجی استفاده می کند، لذا در این طراحی وضوح مبدل زمان به دیجیتال تا 4ps بهبود می یابد. از طرفی این ساختار توان مصرفی مدار را به طور قابل ملاحظه ای کاهش می دهد. برای بلوک اسیلاتور، از اسیلاتور کنترل شونده به صورت جملات دیجیتال استفاده شده است. بانک های خازنی آن به صورت باینری وزن دهی می شوند. به کمک مدولاتور سیگما-دلتای 11 بیتی مرتبه ی سه به کار گرفته شده در کنترل تقسیم کننده و سه بانک خازنی با وزن های متفاوت، توانایی کنترل فرکانسی تا 1khz فراهم می شود. نهایتا فیلتر دیجیتال iir برای حذف مولفه های فرکانس بالای طیف خروجی و نویز شکل دهی شده توسط مبدل زمان به دیجیتال به کار گرفته می شود. در این پایان نامه سنتز کننده با نرم افزارهای rf-hspice، pll design assistant شبیه سازی شده است. نویز فاز اندازه گیری شده در فرکانس مرکزی 3.6ghz در آفست فرکانسی400khz برابر-110dbc/hz و در آفست فرکانسی 20mhz برابر -157dbc/hz است. مدت زمان قفل شدن مدار با توجه به پاسخ پله ی مدار به ازای تغییرات 10ppm از فرکانس مرکزی، کمتر از 10?sec بدست آمد. لذا مقادیر اندازه گیری شده نه تنها مقادیر مورد نظر استاندارد ieee را فراهم کرده است بلکه قدری پایین تر از سنتزکننده های مطرح شده در مراجع است.